Des chercheurs du CEA-Leti ont présenté une nouvelle approche en trois étapes pour tester les matrices de points quantiques en silicium. Il représente une nouvelle étape vers la commercialisation de l’informatique quantique basée sur les méthodes de fabrication utilisées en informatique classique.
La recherche porte sur le test de réseaux de points quantiques linéaires à grille flottante (QD) qui ont été fabriqués sur du silicium sur isolant entièrement appauvri (FDSOI), qui est un substrat parfois également utilisé dans la fabrication de puces régulières.
La première étape de caractérisation est effectuée à température ambiante et utilise des protocoles « de type transistor » pour collecter des données au niveau de la tranche en quelques heures. Ceci est suivi d’une étape de caractérisation QD plus longue à moins de 2 K. La troisième étape est un test de manipulation de qubit au niveau de la puce, qui peut prendre des jours à 100 mK.
Reclassification des portes extérieures en portes d’accès
L’une des conclusions de la procédure de test était que dans les réseaux de QD, les portes internes fournissaient des spécifications « de pointe » concernant la tension de seuil (c’est-à-dire lorsque le transistor s’allume) et la pente sous-seuil ( la vitesse à laquelle le courant augmente avant que la tension de seuil ne soit atteinte).
